Verilog: clarify signature of verilog_typecheckt::check_module_ports

This method only takes the ports as input, not the full module source.
diffblue · Jan 28, 2024 · 54d941d · 54d941d
1 parent 0acb673
commit 54d941d
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diff --git a/src/verilog/verilog_interfaces.cpp b/src/verilog/verilog_interfaces.cpp
@@ -35,7 +35,7 @@ void verilog_typecheckt::module_interface(
     interface_module_item(module_item);
 
   // Check the typing of the ports
-  check_module_ports(module_source);
+  check_module_ports(module_source.ports());
 }
 
 /*******************************************************************\
@@ -51,10 +51,8 @@ Function: verilog_typecheckt::check_module_ports
 \*******************************************************************/
 
 void verilog_typecheckt::check_module_ports(
-  const verilog_module_sourcet &module_source)
+  const verilog_module_sourcet::port_listt &module_ports)
 {
-  const auto &module_ports = module_source.ports();
-
   auto &ports = module_symbol.type.add(ID_ports).get_sub();
   ports.resize(module_ports.size());
   std::map<irep_idt, unsigned> port_names;

diff --git a/src/verilog/verilog_typecheck.h b/src/verilog/verilog_typecheck.h
@@ -111,7 +111,7 @@ class verilog_typecheckt:
 
   // interfaces
   void module_interface(const verilog_module_sourcet &);
-  void check_module_ports(const verilog_module_sourcet &);
+  void check_module_ports(const verilog_module_sourcet::port_listt &);
   void interface_module_decl(const class verilog_declt &);
   void interface_function_or_task_decl(const class verilog_declt &);
   void interface_inst(const verilog_inst_baset &);