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<project source="2.7.2" version="1.0">
This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).
<lib desc="#Wiring" name="0">
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<lib desc="#Memory" name="4">
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<lib desc="#I/O" name="5"/>
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</mappings>
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<tool lib="6" name="Poke Tool"/>
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<tool lib="6" name="Text Tool">
<a name="text" val=""/>
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<sep/>
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<wire from="(40,100)" to="(40,160)"/>
<comp lib="0" loc="(60,200)" name="Clock">
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<comp lib="4" loc="(80,160)" name="Register"/>
<comp lib="6" loc="(443,407)" name="Text">
<a name="text" val="There should be no blue/red wires here, and the result shouldn't be x's."/>
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<comp lib="4" loc="(330,110)" name="ROM">
<a name="dataWidth" val="32"/>
<a name="contents">addr/data: 8 32
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<a name="label" val="Equal"/>
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<comp lib="6" loc="(412,64)" name="Text">
<a name="text" val="YOUR ALU SHOULD FIT HERE"/>
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<comp lib="4" loc="(330,330)" name="ROM">
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0
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<comp lib="0" loc="(470,100)" name="Pin">
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