CNN_Accelerated_on_FPGA_without_Multiplying 本项目为完整的超低功耗卷积推理芯片及其工具链项目的一部分。 超低功耗卷积推理及其工具链项目由如下（暂定） 超低功耗卷积推理加速器 超低功耗RISC-V 编译器 本项目将分为两个阶段，第一阶段采用RTL（verilog）描述，从而验证项目的一些细节。第二阶段采用Spinalhdl，作为项目的最终的形态。 为了降低功耗，本项目采用无乘法卷积的操作。 在算法层面有如下无乘法卷积算法